现在晶体管在哪里呢?

周五(12月16日)，晶体管庆祝了它的75岁生日，就在它的未来充满疑问的时候，或者至少它在使用这种现在无处不在的设备的芯片的未来规模化中所扮演的角色。

摩尔定律处于不同的失修状态，这取决于你问的是谁。这个问题的部分原因是法律本身有点不明确，所以人们很自然地把自己的信仰印在它上面。虽然这很方便，但英特尔假装这意味着计算性能。为什么?IBM研究员鲍勃•登纳德(Bob Dennard)在上世纪70年代提出了另一条电子行业的非正式定律，该定律允许该公司加快时钟速度。几年后，这条定律撞到了墙上，英特尔又开始谈论晶体管密度。即便如此，这也是一种错觉。

戈登•摩尔(Gordon Moore)在上世纪60年代中期硅工业刚刚起步的时候就曾写过一篇关于这种趋势的文章，尽管10年前他对这种趋势有所补充，但他小心翼翼地含含糊糊地谈到“功能”每两年翻一番。最后一点也是一种修正，因为早期的缩放趋势更多是一年一次，而不是两年一次。

然而，函数为未来几十年提供了一个方便的脱身条款，因为扩展将不会像过去那样发生，至少不会像以前那样发生。制造商的工艺节点名称已经可笑地脱离了现实，这正是时候。微米或纳米的测量曾经意味着一些东西:在该节点上可以制造的最小晶体管的栅极长度。从技术上讲，这是画出来的长度，因为从掩模边缘到硅表面的衍射使得最终的器件略小。LSI Logic公司因利用这种差异而臭名昭著，每当该公司命名其流程时，就会让它看起来好像抢了竞争对手的先机。然后每个人都加入了同样的行动。

意识到他们不可能永远以同样的方式把设备做得更小，他们转向芯片设计的其他方面，并将它们按比例放大。但他们在命名时保持了相同的趋势，试图宣称密度每一代翻一番的趋势仍在继续。事情变得更高了，重新安排了，以努力获得每一种可能的收益。

一个典型的例子是几周前在国际电子设备会议(IEDM)上描述的Imec的一些工作。这个变化看起来几乎是微不足道的，但它依赖于一些光刻技术的巧妙使用。研究人员在普通金属层之间增加了一定程度的互连，这些金属层承载了晶体管和器件本身之间的许多连接。诀窍是使用相同的间距分割，使得使用193nm波长的光可以获得低于100nm的特征尺寸。化学疗法使用分子水平的自我校准来形成额外的线条，而口罩只产生一条。使用另一个掩码来定义这些线路被切断的位置，您可以在相邻晶体管之间定义非常精细的短距离链接，从而减少路由所占用的空间。这一技巧涉及到设计师的合作，因为这意味着第一层金属层的布线方向与正常运行的方向相比旋转了90°。但节省的成本可能高达20%，几乎没有制造商愿意拒绝。

在某个时刻，你会用完了纳米，尽管可能要过一、两代才会用完纳米，有人必须想出一个超越“1nm”的节点的名字。理论上，我们已经达到了3nm，尽管实际的晶体管栅极是3nm的6到7倍。

下一步是开始堆叠东西。这种情况已经发生在多模封装的小芯片上。但它也会发生在芯片内部，由堆叠的晶体管组成。它不完全是我们以前所知道的面积缩放，但它在一个更小的空间里装了更多的东西，所以它或多或少符合定律。

最初摩尔定律的一个关键点是，缩放不仅让东西变小，还让它更便宜。3D并不会让东西更便宜。由于制造商希望超大尺寸芯片和其他芯片能够为更高的能源效率和尽可能紧密地封装芯片的性能支付额外的费用，它们可能会变得更加昂贵。苹果利用了这一点，推出了基于arm的笔记本电脑和台式电脑。

但这就是我们回到“函数”这个词的地方。它们可能不是晶体管。由于化学自对准技术，我们已经看到3D制造方法成功地在闪存中使用了接近100个深度的存储单元堆栈。这种级别的单片堆叠在今天的处理器中是不可能实现的，但它可以用于其他内存和其他类型的计算，这些计算可以利用规则的、自对齐的结构。如果它们是可用的函数，它们仍然算数。

这种类型的设计理念是行业需要从所谓的设计-技术协同优化(这种合作使Imec的额外路由层和旋转可用)转向英特尔执行副总裁兼技术开发总经理Ann Kelleher在IEDM的主题演讲中所说的系统-技术协同优化。这将应用程序作为一个起点，并计算出需要什么来提高应用程序的效率或运行速度。一些神经网络(虽然不是全部)可以利用高度规则的并行数组来运行大量的计算。另一些则可以通过可以动态重新配置的电路来解决。虽然可重构性往往会占用更多的空间，但如果你可以使用规则的、自我对准的构建块来构建一个阵列，比如磁畴壁结构的一些工作所承诺的那些，这可能比尝试使用常规电路要密集得多。在未来的75年里，老式的晶体管仍将是一个重要的组成部分，但在整个系统中可能没有那么大的影响力。